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<div class="jsx-3968805167 relative overflow-hidden"><img decoding="async" class="jsx-3968805167" src="https://www.charmingscitech.nat.gov.tw/backend/wp-content/uploads/2023/03/5-1_670x460.jpg" /></p>
<div class="jsx-3968805167 absolute w-full left-0 bottom-0 p-4 text-white text-[13px]" style="background: rgba(0, 0, 0, 0.66); display: block; line-height: normal;">封裝，就是我們一般能看到的晶片，外面那層黑色的塑膠殼，而先進封裝不只是裝上塑膠殼，還要在裡面堆疊多片晶片。</div>
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<p>隨著 AI 人工智慧、 AIoT 與 5G 各種新興科技興起，使得邏輯晶片與記憶體之間高速運算與高頻傳輸的整合技術更加重要，全球大廠包括台積電、英特爾、AMD、NVIDIA 等公司都積極投入相關研發。</p>
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<p>晶片工作時，會產生許多在電路中傳遞的訊號。若要將訊號往外傳送，就需要有電路板、載板等對外連接的橋梁，而「封裝技術」即是整合電路板與晶片的技術。除了能將內容物整合起來之外，還有保護脆弱矽晶片的功能。</p>
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<p>工研院電子與光電系統研究所所長張世杰表示：「因摩爾定律將逐步邁向元件製程極限的影響，為了符合下世代 AI 與 5G 系統需求，全球封裝技術朝向高密度連接線、3D 堆疊、矽或非矽材質元件整合、高散熱力等發展。」</p>
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<p>因此，為了爭取更高傳輸速率與元件密度，許多大廠投入「先進封裝」技術發展，相較於傳統 2D 平面封裝技術，先進封裝著重於 3D 立體架構堆疊。陽明交通大學電子研究所講座教授陳冠能舉例：「我們將每個電晶體，比喻成一間一間的平房，房子會越蓋越多、越蓋越密。當單層密度蓋到一定程度的時候，發現房子中間擠不下去了，就會往上蓋，這就是所謂 3D 的概念。」</p>
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<h2><strong><span style="font-size: 20px;">困難重重的 3D 先進封裝</span></strong></h2>
<p>陳冠能教授投入 3D 封裝與異質整合領域已經 20 餘年，是全世界第一批投入此領域的科學家。他的低溫接合技術在全世界居領先地位，並擁有許多前瞻先進封裝與 3D IC 技術。早期在 MIT、英特爾與 IBM 的經驗，讓他回國擔任教職後，仍持續在此領域與全世界大廠合作，包括台積電、日月光、欣興電、美商應用材料、聯發科，對於促進三維積體電路與先進封裝技術不遺餘力。</p>
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<p>3D 積體電路或 3D 封裝的概念即是在單位面積上一層一層堆疊電晶體晶片，並使用矽穿孔（Through-Silicon Via, TSV）技術將晶片互相垂直連接。陳冠能教授強調：「雖然講起來很簡單，但在傳統半導體製程仍有許多執行上的難處。」</p>
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<p>在 3D 封裝製程中，會遇到幾個困難點。首先的問題是如何製作出真正輕薄短小的堆疊晶片，使其能擁有更快的傳遞速度。除了須在晶片上挖洞（TSV），占掉晶片使用面積外，陳冠能教授表示：「一個 8 吋或是 12 吋晶圓的厚度大概是 0.725 mm。如果不將晶片或是晶圓減薄， TSV 所占據面積相對於電晶體將是非常巨大的。同時，每層之間的訊號傳遞需要經過 0.725 mm 的距離，非常不經濟實惠。」因此，晶圓減薄的相對應製程變得很重要。最後，因應堆疊的需求，每個晶片或晶圓上都需要有許多接點，來連接上下層元件與電路的通訊，在堆疊製程要求每個接點都需要接合導通，良率是很大的挑戰。由此可知，整體製程是相當複雜的。</p>
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<p>另外，晶片須維持在穩定的工作溫度。堆疊許多晶片容易造成散熱不易，使得運作時的內部的溫度大幅升高。再加上當時 3D 封裝概念被提出時，系統與電路設計及電子自動化工具（Electronic Design Automation, EDA ）的相關功能還沒有準備好，因此出現了「2.5D 封裝技術」概念。</p>
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<div class="jsx-3968805167 relative overflow-hidden"><img decoding="async" class="jsx-3968805167" src="https://www.charmingscitech.nat.gov.tw/backend/wp-content/uploads/2023/03/5-2_670x460.jpg" /></p>
<div class="jsx-3968805167 absolute w-full left-0 bottom-0 p-4 text-white text-[13px]" style="background: rgba(0, 0, 0, 0.66); display: block; line-height: normal;">2.5D 先進封裝，其實就是藉由中介層連結不同晶片，就像是一塊電腦電路板，只是整塊電路板都被放在一塊晶片中。</div>
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<h2><strong><span style="font-size: 20px;">2.5D、2.3D、2.1D 先進封裝？</span></strong></h2>
<p>「2.5D 封裝技術」是將兩個以上的晶片，以相肩比鄰的方式堆疊在以矽晶圓製作的矽中介層（interposer）並作為通道連接，再進行後續封裝，而這個技術平台在台積電也被稱為「 CoWoS」（Chip-on-Wafer-on-Substrate）。</p>
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<p>陳冠能教授提到：「2.5D 這個技術使用了 3D 的關鍵技術與概念，但不是主動元件與晶片的垂直堆疊整合，也因此解決了當時 EDA tool 與散熱可能遇到的難題。」</p>
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<p>2009 年，賽靈思（Xilinx）向台積電下單，希望台積電以 2.5D 先進封裝技術，做出先進的「可程式化邏輯閘陣列晶片」（Field Programmable Gate Array, FPGA）產品。也因台積電完成所有製程、開發出產品，曾讓封裝業與載板業擔心此技術的出現會影響產業未來。但事實上，2.5D 技術在推出後，曾經因為價格昂貴，只有非常高階的產品才用得到。直到這幾年，因為 AI 與高效能運算（HPC） 的大量需求才開始有所轉變。</p>
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<p>為了解決價格的問題，下游廠商欲以通道數較少、價格較便宜的不同材料，代替矽所製作的中介層。陳冠能教授解釋：「這種不同於 2.5D 的技術，以不同材質代替了矽中介層，那一層叫做有機中介層（Organic interposer），而這個技術被稱為 2.5D- 封裝技術，也有人稱為 2.3D 封裝技術。」</p>
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<p>而有些產品不需要那麼多通道數量，為了降低成本、追求輕薄短小，就有人想到在封裝晶片上製作薄膜取代中介層的設計。這被稱為 2.1D 封裝技術，如台積電製作的扇出型晶圓及封裝解決方案（Integrated Fan-Out, InFO）技術平台。</p>
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<h2><strong><span style="font-size: 20px;">台積電 3DFabric 平台旗下最新成員——SoIC</span></strong></h2>
<p>SoIC 是業界第一個高密度 3D 小晶片堆疊技術。這種多晶片堆疊技術沒有突起的金屬凸塊接合結構，取而代之的是更短的訊號傳輸路徑，可將不同尺寸、功能、節點的晶粒進行異質整合，且可對 10 奈米以下的製程進行晶圓級的接合技術。</p>
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<p>張世杰所長表示：「SoIC 是利用晶圓對晶圓的接合技術，進行所有晶片金屬接點接合，不僅能持續維持半導體元件摩爾定律優勢，也可望進一步突破單一晶片運行效能，實現多晶片運算情境。」</p>
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<p>針對 SoIC 設計，陳冠能教授解釋：「2.5D 設計是將兩個以上的晶片放在彼此旁邊，下方有中介層的通道通過，而 SoIC 則是將兩個晶片或是晶圓，以面對面的方式直接堆疊接合。」</p>
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<p>SoIC 技術適用於運算速度最快的高效能產品，但其技術挑戰也最高，必須提升堆疊晶片的良率與可靠度。陳冠能教授說：「但 SoIC 的困難度又更高，因為它需要晶片與晶片或是晶圓與晶圓完全接合，所以兩個晶片或晶圓的表面都需要極度平整。」</p>
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<h2><strong><span style="font-size: 20px;">先進封裝技術的困難</span></strong></h2>
<p>為了因應科技系統運算和運作的快速發展，將多顆晶片併接的異質整合封裝技術，將能協助增加運算核心，滿足系統運作需求。張世杰所長表示：「近期，超大型 AI 算法快速發展，為硬體設計帶來新挑戰。其中，最熱門的 ChatGPT 技術，其參數量已高達 1,750 億個，這意味著需要更大的人工智慧晶片，提供更多運算核心來同時計算。大面積、多晶片、超高資料傳輸與耐高瓦數的封裝模組，將是未來異質整合封裝技術所需突破的困境。」</p>
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<p>目前的先進封裝技術，除了剛剛提到的散熱問題之外，還有其他問題。陳冠能教授解釋到：「要在有限的面積上整合不同的晶片，其大小、厚度、功能、材料等可能都不一樣，無可避免地會遇到應力和翹曲的問題。」張世杰所長也表示：「多晶片併接成大面積封裝模組，勢必會產生翹曲、影響良率，因此開發低翹曲的封裝材料與製程，是產業要努力之目標。」</p>
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<p>而散熱的問題目前還沒有完全解決，但以目前的技術，可以利用設計工具協助尋找系統電路中的熱點，並將熱點移到最接近散熱模組之處，以達到最高的散熱效能。另外，還有使用「微流道」，在通道中通水，或是使用易散熱的材質，達到散熱效果。張世杰所長也表示：「封裝模組需具備良好的散熱能力，避免系統當機。」</p>
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<p>在先進封裝技術設計上，張世杰所長與陳冠能教授均提到線寬設計與接合技術開發，兩者皆是必須突破的技術點：「超高密度傳輸線的成形技術，需要達到小於 1 微米最小線寬的傳輸線設計能力，以提供更高的資料傳輸量進行運算。再來是數十萬或百萬金屬接點接合技術的開發，有助人工智慧晶片的資料進出，提供足夠計算能力。」</p>
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<p>在產業鏈整合上，陳冠能教授也提到了兩個目前正在努力解決的問題，即不同晶片間的標準化與測試流程。先進封裝技術是系統整合設計的問題，但除了封裝問題，更多的是 IC 設計端、 EDA Tool 使用的整合問題：「因為晶片來自不同的公司，每個公司有不同的標準，大家開始討論標準化的可能性。」</p>
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<p>而關於正在慢慢被解決的測試流程問題，若能在每個製作過程都測試，才能增加產品的良率，但這會使每個流程的成本增加，而這是異質整合時需要被考量的。陳冠能教授表示：「在製作環節中，假如有來自不同公司的晶片，在一間公司做先進封裝，最後交給客戶，那麽 3D 晶片良率的責任歸屬就變得很重要。」</p>
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<div class="jsx-3968805167 absolute w-full left-0 bottom-0 p-4 text-white text-[13px]" style="background: rgba(0, 0, 0, 0.66); display: block; line-height: normal;">要確認電路板上的哪塊晶片壞掉，我們可以換晶片測試，但 3D 封裝完的晶片，是沒辦法拆開來確認是哪個晶片出問題。</div>
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<h2><strong><span style="font-size: 20px;">大廠間的共同協作</span></strong></h2>
<p>過去，封裝廠主要負責傳統封裝與測試。日月光、矽品主做傳統封裝但同時也有做先進封裝，而頎邦、力成主要做記憶體封裝，根據不同的產品，有不同的專門廠商。</p>
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<p>而與以往各廠分工合作不同的是，先進封裝不是單靠一間公司就可以做到的，需要更多共同協作。陳冠能教授表示：「在製作討論過程中，可能會有成本考量和設計改動，需靠多方整合與討論才能共同完成。舉例來說，可能是從 IC 設計業者提出構想需求，經過多次的討論與修正後，在台積電、封裝公司、載板公司共同完成先進封裝，最後才能達到產品的規格需求。」</p>
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<p>張世杰所長也提到了目前業界的封裝技術發展狀況，以及工研院近期合作技術：「現行 AMD、NVIDIA 產品主要是以 CoWoS 封裝技術為主，但是封裝成本較為昂貴。因此，英特爾和工研院提出了高密度連接線矽橋（silicon bridge）封裝架構，以小於 2 微米（μm）最小線寬的傳輸線設計，可提供局部高速傳輸連接邏輯晶片和記憶體的異質整合架構。此外，台積電也提出 CoWoS-L 來應對目前的產品需求。另外，為了提升儲存容量，記憶體也採用高頻寬記憶體（High Bandwidth Memory, HBM） 架構，來滿足 AI 晶片模組的運算要求。」</p>
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<h2><strong><span style="font-size: 20px;">從臺灣始創優質裸晶與異質整合，贏取國際 3D IC 大商機</span></strong></h2>
<p>鈺創科技董事長盧超群表示：「未來不只是異質整合，更是優化同質整合（Homogeneous Integration，即「摩爾定律」）與異質整合（Heterogeneous Integration，即 die to die 或 3D 製程）的 Si4.0 技術與經濟世代。」</p>
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<p>從 1960 年代發展金屬氧化物半導體場效電晶體（Metal Oxide Silicon Field Effect Transistors, MOSFET）後，我們就不斷嘗試縮小電晶體，以求單位面積下能放入更多的電晶體，也讓摩爾在 1965 年的時候，說出了我們現在經常聽到的「摩爾定律」，每 18 個月，單位面積下的電晶體數量將會翻倍，這時稱為 Si1.0 時代。</p>
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<p>「到了 2000 年前後，微縮電晶體的工作也陷入了瓶頸，並迎來了兩種新方向的突破。」盧超群董事長表示，為了符合摩爾定律，一種方法是想辦法繼續縮小，例如在 2010 年左右完善的鰭式場效電晶體（Fin Field-Effect Transistor, FinFET），藉由將電晶體結構變為 3D，來減少電晶體所占的面積，稱為 Si2.0 時代。</p>
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<p>另一條路線則是異質整合，在一塊晶片上同時放入各種不同功能的晶片，盧超群董事長以 iPhone 7 為例，裡頭所使用的晶片就是台積電以異質整合技術製造的，不只提高了晶片效能，也降低了能量耗損，稱為 Si3.0 時代。</p>
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<p>「前面說『一塊晶片上放上不同功能的晶片』，是不太精準的，而真正的異質整合必須在『一個封裝 IC 或模組內加入至少一顆裸晶（die）』。」晶片（chips）通常是指封裝好的，而這些還沒封裝的晶片，就稱為「裸晶」或「晶粒」，盧超群董事長說明，鈺創科技是 KGD（Known Good Die）裸晶技術的先驅，2000 年英特爾的 combo IC 裡面有兩顆以上的裸晶，其中的記憶體 KGD，即是鈺創科技設計、交由台積電代工的，由此可見，異質整合的技術並非是近期才出現，「從這塊（異質整合）晶片出現到如今備受重視，中間經歷了將近 20 年。」</p>
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<p>為什麼現在異質整合才被大家重視？盧超群董事長回應：「量大、降價、大家用得起，這就是技術的解放、自由化。」例如：記憶體與 CPU 的設計生產方法有不少差異，過去如果要做異質整合成本肯定非常高，而現在許多產線上的必要配套措施都已經成熟，異質整合才開始進入大眾視野，盧超群董事長說：「這就像我們在很久以前就知道要做異質整合，但直到 KGD 出現前，異質整合是不可能發展的。」</p>
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<p>先前提到異質整合不只提高晶片效能，還降低了能量耗損，這也讓 Si4.0 的概念逐漸成型。盧超群董事長表示，摩爾除了提出摩爾定律，也曾經說過：「技術不可能永遠指數成長，但『永遠』可以延期。（No exponential is forever: but &#8220;Forever&#8221; can be delayed!）」當年只有微縮電晶體才能增加晶片效能，現在有了異質整合，也許摩爾定律還能繼續成立，但不像過去只討論電晶體密度，而是更全面的討論晶片效能，這促成了「整體優化」的概念。</p>
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<p>而在異質整合上，由於新材料的出現，矽與非矽材料的整合將會是一大難題。另一方面，在 AI 科技的發展下，同時具備自我感知（感測器）與運算能力的 Self-Smart 微系統，將會是未來的趨勢。</p>
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<p>臺灣的封裝技術、晶圓代工、載板技術在國際上數一數二，隨著新興科技需求增加，廠商在商「研」商，再加上政府努力培養國家本土產業，陳冠能教授表示：「臺灣的公司打國際盃的能力很強，而我們的強項在於 IC 設計、製造與封裝。若能搭配本土材料與設備能力，相信在世界上的表現能更進一步。」</p>
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<p><span style="font-weight: 400;">（客座總編輯｜國家實驗研究院台灣半導體研究中心 侯拓宏主任；研究顧問團隊｜陽明交通大學電子研究所 陳冠能講座教授、工研院電子與光電系統研究所 張世杰所長、鈺創科技 盧超群董事長；責任編輯｜曹盛威、劉品萱）</span></p>
